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    隨著數(shù)字電視和高清晰度電視技術(shù)的發(fā)展和成熟，標(biāo)準(zhǔn)數(shù)字和高清晰度電視已成為未來(lái)電視系統(tǒng)的必然趨勢(shì)。整個(gè)數(shù)字電視系統(tǒng)從技術(shù)層面上來(lái)講，包括數(shù)字視頻信號(hào)節(jié)目源﹑信號(hào)傳輸以及終端接收三部分。由于傳輸網(wǎng)絡(luò)傳輸帶寬的限制，因此，解決傳輸大容量的數(shù)字視頻信號(hào)的問(wèn)題成了數(shù)字電視的關(guān)鍵所在。于是數(shù)字視頻編碼壓縮技術(shù)應(yīng)運(yùn)而生，成百成千倍地壓縮視頻信號(hào)，解決了傳輸上的問(wèn)題。隨著國(guó)家廣電總局對(duì)數(shù)字電視的衛(wèi)星傳輸標(biāo)準(zhǔn)﹑有線傳輸標(biāo)準(zhǔn)﹑地面?zhèn)鬏敇?biāo)準(zhǔn)的陸續(xù)制定，數(shù)字電視漸漸地進(jìn)入人們的生活，但是完全實(shí)現(xiàn)電視的數(shù)字化還有很漫長(zhǎng)的路程，模擬電視和數(shù)字電視將會(huì)在很長(zhǎng)的一段時(shí)間內(nèi)并存�，F(xiàn)在市場(chǎng)上有售的數(shù)字化電視接收機(jī)(PDP，LCD，DLP)接收的仍然是復(fù)合視頻信號(hào)，其數(shù)字化的概念是指對(duì)模擬視頻的數(shù)字化，并不是完全意義上的數(shù)字電視接收機(jī)。盡管如此，對(duì)模擬視頻的數(shù)字化也包括了不少技術(shù)問(wèn)題，如電視信號(hào)具有不同的制式而且采用復(fù)合的YUV信號(hào)方式，而計(jì)算機(jī)直接工作在RGB空間；電視機(jī)是隔行掃描，計(jì)算機(jī)顯示器大多逐行掃描；電視圖像的分辨率與顯示器的分辨率也不盡相同等等。因此，模擬視頻的數(shù)字化主要包括色彩空間的轉(zhuǎn)換﹑光柵掃描的轉(zhuǎn)換以及分辨率的統(tǒng)一等等。

1　硬件設(shè)計(jì)
　　TI公司的IDK(影像開發(fā)套件)是一套成熟的DSP硬件開發(fā)平臺(tái)。為了給數(shù)字化電視接收機(jī)提供高品質(zhì)的視頻圖像信號(hào)源，我們開發(fā)了一套與DSP芯片連接的數(shù)字視頻處理系統(tǒng)作為DSK6711平臺(tái)的子卡，，同時(shí)兼顧了視頻信源編解碼的開發(fā)。
　　 本數(shù)字視頻處理系統(tǒng)采用了先進(jìn)的板間嵌入的設(shè)計(jì)理念和堆棧式結(jié)構(gòu)形式，共有三部分組成：視頻采集板(PCB2)﹑視頻存儲(chǔ)顯示子卡(PCB3)和DSK6711(PCB1)開發(fā)板。圖1為本系統(tǒng)結(jié)構(gòu)框圖。

　　1)DSK6711開發(fā)板(PCB1)
　　 DSK6711開發(fā)板是TI（德州儀器公司）為DSP開發(fā)人員提供的一種硬件實(shí)時(shí)調(diào)試平臺(tái)，選用TMS320C6711B作為核心處理器，在板擴(kuò)展2個(gè) 16Mbit的SDRAM，一個(gè)音頻解碼與編碼電路，通過(guò)HPI接口與PC機(jī)相連接，是軟件進(jìn)行實(shí)時(shí)調(diào)試和數(shù)據(jù)交換的通訊接口。TMS320C6711B 是一款浮點(diǎn)DSP芯片，其片外時(shí)鐘頻率可以達(dá)到150M，其體系結(jié)構(gòu)采用甚長(zhǎng)指令字(VLIW)結(jié)構(gòu)形式，單指令字長(zhǎng)為32bit，8個(gè)指令組成一個(gè)指令包，總字長(zhǎng)為。芯片內(nèi)部設(shè)置了專門的指令分配模塊，可以將每個(gè)256bit的指令包同時(shí)分配到8個(gè)處理單元，并使8個(gè)處理單元同時(shí)運(yùn)行。通過(guò)片內(nèi)的鎖相環(huán)路(PLL) 將輸入時(shí)鐘倍頻獲得，這樣可以使CPU的最大處理能力達(dá)到2400MIPs。
　　DSK6711開發(fā)板提供了音頻信號(hào)處理的DSP硬件平臺(tái)，為了適應(yīng)不同系統(tǒng)用戶的要求， TI為其設(shè)計(jì)了一種接口標(biāo)準(zhǔn)(EMIF和外設(shè)接口)，專門用于第三方用戶開發(fā)DSK6711的子板以適應(yīng)不同的應(yīng)用場(chǎng)合。EMIF兼容 8bit/16bit/32bit的異步存儲(chǔ)器和同步存儲(chǔ)器，20根地址線和獨(dú)立的字節(jié)讀寫使能信號(hào)，兩組獨(dú)立的片選信號(hào)﹑讀信號(hào)﹑寫信號(hào)分別控制兩個(gè)不同的存儲(chǔ)器，每個(gè)存儲(chǔ)器的最大容量可達(dá)到128Mbit。外設(shè)接口提供了2個(gè)多通道串口MCBSP，2個(gè)計(jì)數(shù)器，2個(gè)通用IO口和CPU的中斷信號(hào)。
　　2)視頻采集(PCB2)
　　模擬視頻信號(hào)中不僅包含圖像信號(hào)，還包含行同步、行消隱、場(chǎng)同步、場(chǎng)消隱等信號(hào)。視頻解碼的目的就是將復(fù)合視頻、YC分量等模擬視頻信號(hào)進(jìn)行AD轉(zhuǎn)換以獲取圖像的數(shù)字信號(hào)，同時(shí)提取其中的同步和時(shí)鐘信號(hào)。Philips公司的視頻解碼芯片SAA7111a，支持對(duì)NTSC和PAL 制視頻信號(hào)的自動(dòng)轉(zhuǎn)換，自動(dòng)進(jìn)行50/60Hz 場(chǎng)頻的檢測(cè)，可對(duì)NTSC、PAL、SECAM 制式視頻信號(hào)的亮度和色度進(jìn)行處理。它擁有4路模擬輸入﹑4 路復(fù)合視頻(CVBS) 或2路YC或1路YC和2路CVBS輸入。可設(shè)置CVBS或YC通道為靜態(tài)增益控制或自動(dòng)增益控制(AGC)。擁有2 路亮度和色度梳狀濾波器，可對(duì)亮度、對(duì)比度、光圈和飽和度進(jìn)行控制�？芍С忠韵螺敵龈袷�:4:2:2 (16位)﹑4:2:2(CCIR601 8位) ﹑4:1:1 (12位)YUV格式或8:8:8(24位)﹑5:6:5 (16位)RGB格式。這種多格式的數(shù)據(jù)總線形式為設(shè)計(jì)者提供了靈活的選擇空間。

　　3)視頻存儲(chǔ)顯示子卡(PCB3)
　　視頻存儲(chǔ)顯示子卡建立DSK6711的標(biāo)準(zhǔn)接口的基礎(chǔ)之上，由一塊大容量邏輯控制FPGA芯片，多幀視頻存儲(chǔ)電路，以及視頻(VGA)編碼電路組成，并帶有模擬視頻采集板的數(shù)字輸入接口和數(shù)字視頻信號(hào)輸出接口。既可作為多種不同系統(tǒng)核心軟件的開發(fā)使用，也可直接應(yīng)用于數(shù)字化電視接收機(jī)。邏輯控制FPGA主芯片采用ALTERA的EP20K160EFC484-2X。 EP20K160E邏輯門多達(dá)40萬(wàn)系統(tǒng)門，LE單元6400個(gè)，可定義IO口316個(gè)，宏單元640個(gè)，內(nèi)嵌80K的RAM，片內(nèi)集成兩個(gè)鎖相環(huán) (PLL)，可以完全滿足對(duì)視頻存儲(chǔ)控制和某些視頻圖像處理的要求。FPGA邏輯控制芯片主要完成對(duì)SDRAM﹑DSK6711的EMIF﹑視頻輸入﹑視頻輸出的邏輯控制。
　　 SDRAM選用現(xiàn)代半導(dǎo)體公司的HY57V641620HG同步動(dòng)態(tài)存儲(chǔ)器，同步時(shí)鐘頻率達(dá)到133M，其存儲(chǔ)容量為64Mbit，數(shù)據(jù)總線寬度 16bit。可以存放多達(dá)8幀的分辨率為﹑Y:U:V為4:2:216bit數(shù)據(jù)格式的視頻圖像，采用低電壓供電方式可以降低峰值功耗，所有的輸入輸出信號(hào)電平兼容LVTTL。
　　復(fù)合視頻信號(hào)采用的是隔行掃描方式， VGA顯示模式采用的是640線逐行掃描方式，設(shè)計(jì)中將把采集得到的數(shù)字信號(hào)存儲(chǔ)起來(lái)，由DSP來(lái)完成TV信號(hào)的去隔行掃描，再把得到的逐行YUV數(shù)字信號(hào)或RGB數(shù)字信號(hào)送到VGA視頻編碼器的D/A模塊完成數(shù)字信號(hào) 向模擬信號(hào)的轉(zhuǎn)換。編碼芯片采用TI的TVP3026。
　　4)電源設(shè)計(jì)
　　由于半導(dǎo)體制造工藝的原因，低電壓器件的成本比傳統(tǒng)5V器件更低，功耗低，性能更優(yōu)，加上多數(shù)器件的I/O腳可以兼容5V/3.3VTTL電平，而且還可以直接應(yīng)用在原有系統(tǒng)中，因此，3.3V/2.5V1.8V/1.5V等低電壓SOC芯片和ASIC芯片得到各大IC公司的大力推崇和發(fā)展，現(xiàn)在大多數(shù)的 DSP芯片廠商和PLD/FPGA的芯片廠商都采用低電壓供電設(shè)計(jì)。
　　 設(shè)計(jì)低電壓系統(tǒng)的電源通常可以采用三種方法：1、采用低壓差線形穩(wěn)壓芯片(LDO)；2、開關(guān)電源也是實(shí)現(xiàn)電源轉(zhuǎn)換的一種方法，效率高，動(dòng)態(tài)輸入范圍大，但電路設(shè)計(jì)要復(fù)雜得多，調(diào)試繁瑣；3、可以直接購(gòu)買DC/DC電源模塊，但是價(jià)格比較貴。
　　從子卡的功耗和減少電磁干擾的角度來(lái)考慮，我們?cè)谝曨l存儲(chǔ)顯示子卡的電源設(shè)計(jì)上選用了小功率的低電壓線性穩(wěn)壓器。其主要的優(yōu)點(diǎn)是：所需外部元件數(shù)目少，成本低，調(diào)試簡(jiǎn)單，紋波小，無(wú)電磁干擾。主要的弱點(diǎn)是：工作效率低(<70%)，功耗大，有些情況下需要給器件本身散熱。

2　軟件設(shè)計(jì)
　　顯示存儲(chǔ)子卡的邏輯控制軟件設(shè)計(jì)有分為I²C模塊﹑SPI模塊﹑EMIF模塊﹑SDRAM控制模塊﹑視頻輸出FIFO五個(gè)部分。圖3為子卡的軟件結(jié)構(gòu)框圖。由于現(xiàn)在的CPLD/FPGA的規(guī)模越來(lái)越大，軟件設(shè)計(jì)越來(lái)越復(fù)雜，用戶軟件設(shè)計(jì)可以直接調(diào)用現(xiàn)成的IP核以避免一些不必要的重復(fù)勞動(dòng)。

1) I²C模塊
　　I²C 總線是一種用于IC器件之間連接的二線制半雙工總線，它包括:串行數(shù)據(jù)線SDA、串行時(shí)鐘線SCL，利用兩根線實(shí)現(xiàn)總線上的器件之間的信息傳送，可連接多種功能器件、每種功能器件最多可接8片，每個(gè)器件可通過(guò)地址編碼加以識(shí)別。子卡上的SAA7111a和TVP3026都是I²C器件，其初始數(shù)據(jù)配置是通過(guò)I²C總線進(jìn)行的。SDA和SCL都是雙向I/ O口線，(針對(duì)外圍器件SCL是單向的)內(nèi)部集電極或漏極開路形式，使用時(shí)需加上拉電阻到電源上。當(dāng)總線空閑時(shí)兩線均是高電平，最高傳輸速率為100k bit/s。
　　I²C 總線上的數(shù)據(jù)傳送如圖 4所示�？偩�上傳送的每一幀數(shù)據(jù)均為1個(gè)字節(jié)。啟動(dòng)總線后，要求每傳送1個(gè)字節(jié)后，對(duì)方回應(yīng)一個(gè)應(yīng)答位。在發(fā)送時(shí)，首先發(fā)送最高位。每次傳送開始有起始信號(hào)，結(jié)束時(shí)有停止信號(hào)。在總線傳送完1個(gè)字節(jié)后，可以通過(guò)對(duì)時(shí)鐘線的控制，使傳送暫停，這時(shí)可在應(yīng)答信號(hào)后使SCL變低電平，控制總線暫停。當(dāng)主節(jié)點(diǎn)要求總線暫停時(shí)亦可采用同樣的方法。圖4是FPGA向外圍I²C器件發(fā)送01010011 和01001001這兩個(gè)數(shù)據(jù)的情況。

　　2)SPI模塊
　　串行外圍設(shè)備接口(SPI)是MOTOROLA公司提出的一個(gè)同步串行外設(shè)接口。允許CPU與各種外圍接口器件以串行方式進(jìn)行通信、交換信息，其最高傳輸速率達(dá)到50Mbit/s。它使用4條信號(hào)線：串行時(shí)鐘線(SCK)、主機(jī)輸入/從機(jī)輸出線(MISO)、主機(jī)輸出/從機(jī)輸入線(MOSI)、低電平有效的使能信號(hào)線(CS)。圖5為SPI總線時(shí)序圖。

　　 在子卡的設(shè)計(jì)中我們把DSP的一個(gè)MCBSP作為SPI的主設(shè)備，F(xiàn)PGA的一個(gè)SPI模塊作為從設(shè)備。如圖6所示。

　　3) SDRAM控制模塊 
　　 SDRAM具有多種工作模式，內(nèi)部操作是一個(gè)相對(duì)復(fù)雜的狀態(tài)機(jī)。SDRAM 器件的管腳分為以下幾類：
　　 A：控制信號(hào)包括片選，時(shí)鐘，時(shí)鐘使能，行列地址選擇，讀寫選擇，數(shù)據(jù)有效。
　　 B：地址時(shí)分復(fù)用管腳，根據(jù)行列地址選擇管腳，控制輸入的地址為行地址或列地址。
　　 C：數(shù)據(jù)雙向管腳。
　　SDRAM的控制模塊可以分為幾個(gè)小模塊，如圖7所示。其中“脈沖產(chǎn)生模塊”為核心模塊，它負(fù)責(zé)產(chǎn)生一系列單脈沖信號(hào)，如行、列激活脈沖，刷新脈沖等，這些信號(hào)都嚴(yán)格按照SDRAM 的標(biāo)準(zhǔn)時(shí)序產(chǎn)生，然后送至后級(jí)“SDRAM 控制信號(hào)輸出模塊”，通過(guò)它對(duì)SDRAM的行、列地址計(jì)數(shù)，并產(chǎn)生最后的SDRAM控制信號(hào)(如：/CAS、/RAS，行、列地址等)。“解碼模塊”負(fù)責(zé)解釋主控制器發(fā)送的控制命令，并將對(duì)應(yīng)的信號(hào)發(fā)送到“脈沖產(chǎn)生模塊”及“控制模塊”�！翱刂颇�塊”負(fù)責(zé)發(fā)出一些控制信號(hào)對(duì)外圍芯片(如：緩沖存儲(chǔ)器，總線緩沖器等)進(jìn)行相應(yīng)的操作�！俺跏蓟�模塊”按照SDRAM 的初始化程序發(fā)出一些控制信號(hào)給“脈沖產(chǎn)生模塊”，對(duì)SDRAM 進(jìn)行初始化及一些設(shè)置�！白詣�(dòng)刷新模塊”負(fù)責(zé)對(duì)刷新時(shí)間計(jì)數(shù)，在需要刷新時(shí)向“脈沖產(chǎn)生模塊”提出刷新要求，等SDRAM完成一次讀寫任務(wù)后便發(fā)出刷新脈沖。

　　4) EMIF模塊
　　 EMIF模塊的內(nèi)部硬件結(jié)構(gòu)有三部分構(gòu)成：EMIF同步時(shí)序電路、輸入/輸出數(shù)據(jù)緩沖存 儲(chǔ)器以及地址譯碼單元。
　　A、同步時(shí)序電路
　　 主要功能是產(chǎn)生CPU中斷信號(hào)，觸發(fā)DMA都控制事件，并為輸入/輸出數(shù)據(jù)緩沖存儲(chǔ)器提供同步時(shí)鐘信號(hào)和控制信號(hào)。
　　 B、輸入/輸出數(shù)據(jù)緩沖存儲(chǔ)器
　　 考慮到視頻采集輸出總線(4:2:2)16bit﹑存儲(chǔ)芯片的數(shù)據(jù)總線16bit﹑DSP的數(shù)據(jù)總線32bit﹑YUV信號(hào)在SDRAM的存儲(chǔ)格式﹑象素同步時(shí)鐘和SDRAM同步時(shí)鐘等諸多方面的因素，因此，采用不同結(jié)構(gòu)的輸入/輸出數(shù)據(jù)緩沖存儲(chǔ)器。
　　C、地址解碼器
　　 TI的EMIF為不同的存儲(chǔ)提供了無(wú)縫接口，我們利用了CE2和XA[21:2]，子卡上的SDRAM的存儲(chǔ)空間和DSK6711上的存儲(chǔ)芯片通過(guò)地址解碼器進(jìn)行統(tǒng)一編址。幀同步信號(hào)作為中斷信號(hào)，CPU通過(guò)中斷信號(hào)的獲取來(lái)完成EDMA的初始化，這樣EDMA就可以獲得CPU外部數(shù)據(jù)總線的使用權(quán)，在外部存儲(chǔ)器之間進(jìn)行大容量的數(shù)據(jù)傳輸。

3　結(jié)束語(yǔ)
　　 本文主要介紹一套基于DSP的數(shù)字視頻圖像處理系統(tǒng)的設(shè)計(jì)方案，其應(yīng)用范圍相當(dāng)廣泛。此系統(tǒng)充分利用了DSK6711的硬件平臺(tái)，避免了DSP高頻電路板的設(shè)計(jì)過(guò)程，不僅可以減少設(shè)計(jì)成本，而且可以縮短開發(fā)周期。

參考文獻(xiàn)

[1]Texas Instruments, TMS320C6000 Imaging Developer’s Kit (IDK) Video Device Driver User’s Guide,2002.12
[2]Texas Instruments, TMS320C6000 Peripherals Reference Guide, 2002.12
[3]Texas Instruments, TMS320 Cross-Platform Daughter card Specification, Revision1.0, 2002.12
[4]ALTERA, APEX20K Programmable Logic Device Family Data Sheet Ver4.3, 2002.12
[5]Philips Semiconductors, SAA711A Data Sheet, 1998.5
[6]Texas Instruments, Tvp3026 Data Sheet, 1996.7
[7]HYNIX Semiconductors, HY57V641620HG 4 Banks x 1M x 16Bit Synchronous DRAM Rev0.5, 2001.1